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Senior Engineer für digitale Verifikation (UVM / SystemVerilog) – ASIC (m/w/d)

Published on: 01.10.2026

Description

Aufgaben Unterstützung des Teams im Bereich der digitalen Verifikation Ziel des Projekts ist die eigenverantwortliche Durchführung und Optimierung von Verifikationsprozessen für ein ASIC-Projekt…

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Required Skills