Vollzeit

Senior Engineer für digitale Verifikation (UVM / SystemVerilog) – ASIC (m/w/d)

Veröffentlicht am: 01.10.2026

Beschreibung

Aufgaben Unterstützung des Teams im Bereich der digitalen Verifikation Ziel des Projekts ist die eigenverantwortliche Durchführung und Optimierung von Verifikationsprozessen für ein ASIC-Projekt…

Dies ist ein Auszug. Die vollständige Projektbeschreibung findest du beim Projektanbieter.

Notwendige Skills